时序逻辑的输入信号较多，容易遗漏输入信号，画时序图的关键点是掌握时钟的触发方式（上沿、下沿、电平），在时钟的有效时刻，各个输入端的状态确定了输出状态，对照状态表就可以知道输出值。

　　如清零、置位、预置等信号，有同步的、有异步的，异步的是立即生效，同步的要在时钟有效瞬间生效。

　　有的输出通过逻辑门再反馈到输入，如果输入是同步方式，这个反馈信号就要等下一个时钟有效时刻才起作用，这个细节在设计 N 进制计数器时要特别注意。